TSMC könnte CoWoS-Preise um 20 Prozent erhöhen, während die KI-Nachfrage die Wartezeiten auf Ausrüstung auf acht Monate verlängert

Bestellungen für KI-Chips belasten die Versorgung mit Verpackungs- und Fertigungsanlagen

TSMC erwägt einem Bericht aus der Lieferkette vom 27. Oktober 2026 zufolge, die Preise für seine CoWoS-Dienste für fortschrittliches Packaging um 10 bis 20 Prozent anzuheben. Die Nachfrage nach Chips für künstliche Intelligenz setzt die Produktionskapazitäten unter Druck. Die Lieferzeiten für Anlagen haben sich von drei bis sechs auf sechs bis acht Monate verlängert. Das bremst die Bemühungen, die für den Abbau wachsender Auftragsrückstände nötigen Fabriken auszubauen.

Der Druck beschränkt sich nicht auf Grafikprozessoren, mit denen KI-Systeme trainiert und betrieben werden. Auch Server-Zentralprozessoren und kundenspezifische Chips konkurrieren um fortschrittliches Packaging. Zugleich erfordern immer komplexere Prozessoren längere Tests auf den Prüfständen. Chip-Hersteller stehen sowohl vor einem Mangel an Montagekapazitäten als auch an den Maschinen, die für deren Ausbau benötigt werden.

TSMC hat Berichten zufolge als Reaktion darauf seine Beschaffung von Anlagen angepasst. Lieferanten zufolge bestellte das Unternehmen in diesem Jahr zu den geltenden Preisen, ohne wie üblich Rabatte oder zusätzliche Funktionen zum selben Preis zu verlangen. Für Anlagenhersteller sind zugesicherte Liefertermine für Kunden wichtiger geworden als Preisverhandlungen.

Die geplante Preiserhöhung für Packaging ist bislang eine Erwartung in der Lieferkette; ein bestätigter Starttermin oder detaillierte Preislisten für Kunden liegen nicht vor. Auch die im Umlauf befindlichen Zahlen zu künftigen Kapazitäten sind Analystenprognosen und keine veröffentlichte, verbindliche Zusage des Unternehmens.

Das Kernproblem besteht darin, dass die Nachfrage nach KI schneller wachsen kann, als sich Produktionslinien bauen und qualifizieren lassen. Branchenvertreter schätzen, dass es von der Grundsteinlegung bis zum Betrieb der langsamsten Prozessstationen mit voller Kapazität etwa drei Jahre dauern kann. Mehr Maschinen zu bestellen, ist nur der Anfang.

Warum Packaging zum Engpass geworden ist

CoWoS steht für Chip-on-Wafer-on-Substrate. Dabei werden Rechenchips und Speicher in einer eng verbundenen Baugruppe zusammengeführt, sodass große Datenmengen schnell zwischen ihnen übertragen werden können. Bei leistungsstarken KI-Prozessoren ist diese Verbindung ein wesentlicher Bestandteil der Funktionsweise des fertigen Produkts.

Moderne KI-Packages enthalten zunehmend mehrere Rechenchips, also einzelne Siliziumbausteine, die Berechnungen ausführen, sowie High-Bandwidth-Speicher, kurz HBM. Dieser Speicher stellt Daten schnell bereit, damit Prozessoren mehr Zeit mit Berechnungen verbringen und weniger auf Daten warten müssen.

Mehr Komponenten bedeuten größere Packages und komplexere Fertigungsschritte. Anlagenlieferanten zufolge können größere Baugruppen die Zahl der Einheiten verringern, die eine Maschine pro Stunde verarbeitet. Eine Fabrik kann daher zusätzliche Anlagen benötigen, um das bisherige Liefervolumen aufrechtzuerhalten, wenn Kunden auf größere Designs umsteigen.

Auch die Nachfrage verteilt sich auf mehr Produktkategorien. Grafikprozessoren, kurz GPUs, sind für KI-Berechnungen weiterhin zentral, doch auch Server-CPUs und anwendungsspezifische integrierte Schaltungen, sogenannte ASICs, sorgen für zusätzliche Bestellungen. Ein ASIC ist ein Chip, der für eine bestimmte Aufgabe statt für ein breites Spektrum an Anwendungen entwickelt wurde. Dadurch wächst die Zahl der Kunden, die Zugang zu denselben spezialisierten Packaging-Kapazitäten suchen.

Tests dauern bei komplexeren Prozessoren länger

Von Nomura Securities stammende Schätzungen, die in der Berichterstattung zitiert wurden, beziffern die abschließende Testdauer für NVIDIA-Blackwell-Chips auf etwa das Vierfache der vorherigen Hopper-Generation. Bei Rubin könnte sie etwa siebenmal so lang sein wie bei Hopper. Diese Schätzungen zeigen, warum die Testkapazität neben der Montage zu einem eigenständigen Engpass wird.

Bei Tests wird geprüft, ob ein fertiger Chip wie vorgesehen funktioniert, bevor er an einen Kunden ausgeliefert wird. Wenn jede Einheit länger auf einem Prüfgerät bleibt, kann dieselbe Ausrüstung pro Arbeitstag weniger Einheiten testen, sofern die Hersteller den Prozess nicht ändern oder zusätzliche Kapazitäten schaffen.

Packaging-Unternehmen müssen ihre Investitionen in Montage und Tests deshalb aufeinander abstimmen. Eine höhere Produktion in einem Fertigungsschritt kann im nächsten zu einem wachsenden Rückstau führen, wenn die dortige Ausrüstung nicht Schritt halten kann.

Foundries, die Chips für Kunden fertigen, und Auftragsdienstleister für Montage und Tests von Halbleitern, kurz OSAT-Unternehmen, sind gleichermaßen betroffen. Branchenberichte nennen längere Testzyklen als einen Grund dafür, dass Anbieter Preisaufschläge von 10 bis 20 Prozent für Packaging erwägen.

Liefertermine sind wichtiger als Rabatte

Anlagenlieferanten berichten von einem deutlichen Wandel in den Verhandlungen mit TSMC. Bei früheren jährlichen Einkaufsrunden verlangte das Unternehmen üblicherweise niedrigere Preise oder zusätzliche Funktionen, ohne mehr zu bezahlen. Dieses Jahr akzeptierte es nach Angaben der Lieferanten die geltenden Preise, ohne zusätzliche Funktionen zu verlangen.

Für Lieferanten verringert das den Druck, die Kosten von Rabatten oder zusätzlicher Entwicklungsarbeit selbst zu tragen. So lassen sich die Gewinne aus Aufträgen besser sichern. Die Herstellung und Lieferung der Maschinen hängt jedoch weiterhin davon ab, ob Komponenten und Bearbeitungskapazitäten verfügbar sind.

Die Lieferzeiten für Anlagen haben sich von drei bis sechs auf sechs bis acht Monate verlängert. Die längste Wartezeit ist damit um zwei Monate gestiegen, die kürzeste hat sich von drei auf sechs Monate verdoppelt. Diese Fristen betreffen Produktionsanlagen. Auch manche Lieferzeiten für Packaging-Dienstleistungen haben sich verlängert, vergleichbare Zeitspannen wurden jedoch nicht genannt.

Auch Zulieferer von Komponenten und Zerspanungsbetriebe arbeiten Branchenvertretern zufolge nahe an ihrer Kapazitätsgrenze. Ein Anlagenhersteller, der einen Auftrag annimmt, muss seine Produktion mit diesen Zulieferungen abstimmen. Kunden, die den geforderten Preis zahlen, können sich möglicherweise einen Platz in der Warteschlange sichern. Die Maschine muss aber immer noch montiert und für den Einsatz vorbereitet werden.

Auch eine fertige Fabrik braucht Zeit, bis sie produziert

In fortschrittlichen Packaging-Fabriken folgen zahlreiche präzise Arbeitsschritte aufeinander. Branchenvertreter nennen Lithografie, Entwicklung und Die-Bonden als Prozessstationen, die die Produktion begrenzen können. Lithografie und Entwicklung dienen dazu, feine Strukturen zu erzeugen; beim Die-Bonden werden einzelne Chips positioniert und befestigt.

Der langsamste Schritt bestimmt, wie schnell die Arbeit die Fertigungslinie durchläuft. Wird eine Station verbessert, kann sich der Engpass auf eine andere verlagern. Für einen Ausbau reicht es daher nicht, nur einen bestimmten Maschinentyp hinzuzufügen.

Nach der Installation müssen die Anlagen zudem eingestellt und validiert werden. Ingenieure müssen Parameter finden, mit denen sich zuverlässig funktionierende Packages in einer akzeptablen Ausbeute herstellen lassen, also in einem Anteil der Produktion, der die Anforderungen erfüllt. Ein Gebäude, in dem die Maschinen bereits stehen, kann deshalb noch Monate oder länger von der vorgesehenen stabilen Produktionsleistung entfernt sein.

Die Branchenschätzung von rund drei Jahren von der Grundsteinlegung bis zum Vollbetrieb wichtiger Engpassstationen erklärt, warum Bauankündigungen und eine unmittelbare Entlastung der Versorgung weit auseinanderliegen können. Zugleich begrenzen Wartezeiten von bis zu acht Monaten für Anlagen, wie schnell bestehende Fabriken zusätzliche Produktionsmaschinen erhalten können.

Kapazitätsprognosen zeigen nach oben, unterscheiden sich aber im Umfang

Analystenschätzungen zum Bericht vom 27. Oktober beziffern die CoWoS-Kapazität von TSMC für 2026 auf mehr als 130.000 Wafer pro Monat; für 2027 wird ein Ziel von 200.000 Wafern pro Monat genannt. Andere Schätzungen von Finanzinstituten gehen von 115.000 bis 140.000 Wafern pro Monat bis Ende 2026 und rund 170.000 pro Monat im Jahr 2027 aus.

Goldman Sachs prognostiziert eine Jahreskapazität von 1,275 Millionen Wafern im Jahr 2026, 2,73 Millionen im Jahr 2027 und 3,48 Millionen im Jahr 2028. Teilt man diese Jahreswerte durch zwölf, ergeben sich Monatsdurchschnitte von rund 106.250, 227.500 beziehungsweise 290.000 Wafern.

Den Jahreszahlen der Bank zufolge steigt die Kapazität 2027 um etwa 114 Prozent und 2028 um weitere 27 Prozent. Die Monatsdurchschnitte und die Schätzungen der Kapazität zum Jahresende messen jedoch unterschiedliche Dinge: Nimmt eine Fabrik erst Ende Dezember die Produktion auf, trägt sie nur wenig zur Jahresgesamtmenge bei, auch wenn sie die für das Folgejahr verfügbare Kapazität erhöht.

Die Prognosen für 2027 unterscheiden sich weiterhin deutlich: Sie reichen von etwa 170.000 Wafern pro Monat bis zu einem Jahresdurchschnitt von 227.500 bei Goldman Sachs. Kunden, die Chip-Neueinführungen planen, wissen daher nicht genau, wie viel Kapazität wann verfügbar sein wird, auch wenn alle Prognosen von einem erheblichen Ausbau ausgehen.

Taiwan treibt den Ausbau voran, während größere Packages entwickelt werden

Die Ausbaupläne von TSMC umfassen die schrittweise Entwicklung von AP7 in Chiayi, die Installation von Anlagen für AP8 P2 in Tainan und zusätzliche SoIC-Kapazitäten bei AP6. SoIC ist eine verwandte Technologie, mit der Chips dreidimensional integriert werden. Die geplanten Erweiterungen bauen die Fähigkeiten im fortschrittlichen Packaging an mehreren Standorten aus, statt sich auf eine neue Fabrik zu stützen.

Der Ausbau von CoWoS soll sich hauptsächlich auf Tainan und Chiayi konzentrieren. Zu den Plänen außerhalb Taiwans gehört eine US-amerikanische Fabrik für fortschrittliches Packaging mit der Bezeichnung AP1, deren Produktionsstart für 2028 geplant ist.

TSMC-Verwaltungsratsvorsitzender und Vorstandsvorsitzender C. C. Wei hat erklärt, CoWoS bleibe für Kunden der bevorzugte Ansatz. Bei der jüngsten Telefonkonferenz zu den Geschäftszahlen sagte er den Berichten zufolge, dass Packaging mit dem Fünffachen der Retikelgröße bereits in Serie und mit hoher Ausbeute produziert werde; Varianten mit dem Neun- und 14-Fachen der Retikelgröße seien in Entwicklung.

Ein Retikel ist die strukturierte Vorlage, die in der Chip-Lithografie verwendet wird. Die Vielfachen der Retikelgröße geben hier an, wie groß eine Packaging-Plattform sein kann. Größere Plattformen bieten Platz für mehr Rechenchips und Speicher, stellen aber auch höhere Anforderungen an Montageanlagen und Prozesssteuerung.

Ein berichteter Entwicklungszeitplan sieht Packaging mit dem 14-Fachen der Retikelgröße für 2028 vor. Ziel ist es, größere KI-Systeme in einem Package unterzubringen und zugleich die für ihre Fertigung nötigen Produktionskapazitäten auszubauen.

CoPoS führt ein anderes Produktionsformat ein

TSMC entwickelt außerdem Chip-on-Panel-on-Substrate, kurz CoPoS. Statt bei der Verpackung eine runde Wafer-Scheibe als Arbeitsformat zu verwenden, kommt dabei ein größeres rechteckiges Panel zum Einsatz. Zu den vorgesehenen Vorteilen zählen Platz für größere Baugruppen und eine effizientere Nutzung der Fertigungsfläche.

Auf rechteckigen Panels könnten in einem Produktionslauf mehr Packages verarbeitet werden, was die Stückkosten senken könnte. Große KI-GPUs und kundenspezifische ASICs gehören zu den erwarteten Anwendungsbereichen. Damit diese Einsparungen erreicht werden, müssen Anlagen, Materialien und Prozesse zuverlässig über die gesamte größere Fläche funktionieren.

Berichten aus der Lieferkette zufolge wurde die Installation wichtiger Anlagen für eine CoPoS-Pilotlinie im Februar 2026 abgeschlossen; die vollständige Einrichtung der Linie sollte bis Juni erfolgen. Prognosen zufolge könnte die Serienproduktion frühestens 2028 beginnen. Ein weiteres erwartetes Zeitfenster reicht bis ins Jahr 2029, danach wird mit einer breiteren Einführung gerechnet.

CoWoS bleibt die wichtigste Technologie für die aktuelle Nachfrage, während CoPoS weiterentwickelt wird. Auch ein verwandter Ansatz, Fan-out Panel-Level Packaging, nutzt Panels. Zu den Anwendungsbereichen zählen dünne Packages mit hoher Verbindungsdichte für Mobilgeräte, Fahrzeuge und vernetzte Geräte.

Zu den in Branchenberichten genannten ersten CoPoS-Zulieferern gehören Chroma ATE, Scientech, C Sun, GMM, APT, GPTC, Ta Liang Technology, V5 Technologies, Favite und Gudeng Precision. Ihre Tätigkeitsfelder reichen von Fertigungsanlagen über Inspektion und Automatisierung bis hin zu Materialien und Trägern. Der Umstieg auf Panels schafft daher Arbeit für ein breiteres Fertigungsnetzwerk und nicht nur für die abschließende Montagefabrik.

Auf diese Termine und Kosten achten Kunden

Die Engpässe beim Packaging fallen mit Berichten über steigende Kosten für die Chipfertigung selbst zusammen. TSMC hat den Berichten zufolge Preiserhöhungen von 3 bis 6 Prozent für die Wafer-Fertigung ab Januar 2027 endgültig festgelegt. Je nach Prozesstechnologie fallen die Erhöhungen unterschiedlich aus; die größten betreffen die Fertigung mit 2 und 3 Nanometern.

Chipfertigung und Packaging sind getrennte Bestandteile der Produktionskosten. Kunden, die einen fortschrittlichen Fertigungsprozess und CoWoS nutzen, könnten auf beiden Stufen höhere Preise zahlen. Die genannten Prozentsätze beziehen sich auf unterschiedliche Dienstleistungen. Wie sich die Kosten des fertigen Produkts verändern, hängt davon ab, welchen Anteil die jeweiligen Dienstleistungen an der Rechnung ausmachen.

Zu den wichtigsten von Branchenberichten und Analystenprognosen genannten Meilensteinen zählen:

• Februar 2026: Die Installation wichtiger Anlagen für die CoPoS-Pilotlinie wurde Berichten zufolge abgeschlossen; die vollständige Einrichtung der Linie sollte bis Juni erfolgen.
• 27. Oktober 2026: Berichte aus der Lieferkette nannten mögliche CoWoS-Preiserhöhungen von 10 bis 20 Prozent und Wartezeiten von sechs bis acht Monaten für Anlagen.
• Januar 2027: Die angekündigten Erhöhungen der Wafer-Fertigungspreise von 3 bis 6 Prozent sollen in Kraft treten.
• 2027: Die CoWoS-Kapazität soll deutlich wachsen, wobei die Schätzungen zum Umfang auseinandergehen.
• 2028: Die US-amerikanische Packaging-Fabrik AP1 soll die Produktion aufnehmen; ein berichteter Technologiezeitplan sieht Packaging mit dem 14-Fachen der Retikelgröße vor.
• 2028 bis 2029: Nach den derzeitigen Erwartungen der Branche könnte CoPoS in die Serienproduktion gehen.

Für Chipentwickler und Käufer von KI-Infrastruktur besteht die praktische Herausforderung darin, Fertigungs-, Packaging- und Testkapazitäten mit den Produktzeitplänen abzustimmen. Die Investitionen von TSMC gehen alle drei Engpässe indirekt an, indem das Produktionsnetzwerk ausgebaut wird. Wie schnell die Investitionen tatsächlich nutzbare Kapazität schaffen, hängt jedoch von Anlagenlieferungen, der Qualifizierung der Prozesse und den wachsenden Package-Größen ab.

Wichtige Punkte

• TSMC erwägt Berichten zufolge, die Preise für CoWoS-Packaging um 10 bis 20 Prozent zu erhöhen; ein Einführungstermin steht noch nicht fest.
• Die Wartezeiten für Produktionsanlagen haben sich von zuvor drei bis sechs auf sechs bis acht Monate verlängert.
• Größere KI-Packages und längere Testzyklen erhöhen den Anlagenbedarf, der nötig ist, um die Produktion aufrechtzuerhalten.
• Die Prognosen erwarten einen raschen Ausbau der CoWoS-Kapazität, unterscheiden sich aber für 2027 deutlich.
• Tainan und Chiayi sind zentrale Standorte des Ausbaus; die US-amerikanische Fabrik AP1 soll 2028 in Betrieb gehen.
• CoPoS könnte größere Packages und niedrigere Stückkosten ermöglichen. Mit der Serienproduktion wird frühestens 2028 bis 2029 gerechnet.