TSMC plant High-NA-EUV-Produktion ab 2030 und setzt auf ausgereifte Technik und niedrigere Kosten

Start 2030, danach folgt der Umstieg auf größere Masken

TSMC plant, 2030 mit dem Einsatz der High-NA-EUV-Lithografietechnologie von ASML in der fortgeschrittenen Chip-Massenproduktion zu beginnen. Der Konzern wartet damit auf eine höhere Fertigungsreife und besser geeignete Kosten, während Intel bereits Erfahrung mit der Ausrüstung sammelt. Verwaltungsratsvorsitzender und CEO C.C. Wei zufolge wird der spätere Start den taiwanischen Chiphersteller nicht ins Hintertreffen bringen.

Der Zeitplan umfasst zwei Etappen. Zunächst wird TSMC bestehende 6-Zoll-Fotomasken verwenden, auf denen die Schaltkreismuster für die Übertragung auf Siliziumwafer gespeichert sind. Eine gemeinsame Brancheninitiative mit ASML hat eine Pilotfertigung für größere 12-Zoll-Masken bis 2031 zum Ziel. Bis 2033 sollen Lithografiesysteme bereit sein, die die Produktion fortgeschrittener Chips unterstützen.

ASML und TSMC legten diese Meilensteine in ihrer gemeinsamen Technologieankündigung vom 8. September 2026 fest. Die Unternehmen erklärten, sie hätten die Initiative einen Tag zuvor ins Leben gerufen, vor der SPIE-BACUS-Konferenz in Monterey, Kalifornien. Als Ziele nannten sie eine höhere Produktivität in den Fabriken, niedrigere Kosten für die Chipfertigung und weniger Einschränkungen beim Drucken großer Schaltkreismuster.

Wei bekräftigte den geplanten Einsatz ab 2030 während des Investorengesprächs zu den Ergebnissen des dritten Quartals von TSMC. Seine Haltung knüpft Kauf und Nutzung eines leistungsstarken neuen Werkzeugs an die praktischen Anforderungen, Chips zuverlässig und zu einem für Kunden tragbaren Preis herzustellen.

Warum TSMC auf die Fertigungsreife wartet

Wei nannte drei Voraussetzungen dafür, neue Ausrüstung in die Massenproduktion zu überführen: technische Leistungsfähigkeit, angemessene Kosten und Reife. Am wichtigsten sei die Reife. Das bedeutet, dass die Ausrüstung und die dazugehörigen Fertigungsprozesse für den zuverlässigen Einsatz in großen Produktionsvolumina bereit sein müssen.

TSMC erwartet, dass High-NA EUV diese Voraussetzungen 2030 besser erfüllen wird. Das Unternehmen verbessert die Produktionseffizienz und arbeitet eng mit ASML zusammen, während es zugleich fortgeschrittene Prozesse mit seiner bestehenden Lithografietechnologie weiterentwickelt.

High-NA-Belichtungsanlagen sollen jeweils rund 400 Millionen US-Dollar kosten. Bei diesem Preis geht es bei der Investitionsentscheidung um mehr als die Frage, wie klein die Muster sind, die sich damit drucken lassen. TSMC muss auch berücksichtigen, wie viele Wafer die Anlagen bearbeiten können, wie zuverlässig sie laufen und wie viele brauchbare Chips dabei entstehen.

Für Kunden zählt ein brauchbarer Chip mehr als ein erfolgreich abgeschlossener Belichtungsschritt. Eine teurere Maschine kann sich wirtschaftlich dennoch lohnen, wenn sie andere Fertigungsschritte überflüssig macht oder den Ausstoß erhöht. Weis Zeitplan basiert auf der Erwartung, dass die technischen und finanziellen Voraussetzungen bis 2030 zu den Produktionsanforderungen von TSMC passen werden.

Was High-NA in einer Chipfabrik verändert

Bei der Lithografie werden Schaltkreismuster mithilfe von Licht auf einen beschichteten Siliziumwafer übertragen. Chiphersteller wiederholen diesen und andere Fertigungsschritte, um die zahlreichen Schichten aufzubauen, aus denen ein Prozessor besteht. EUV steht für extremes Ultraviolett, die Lichtart, mit der sich besonders feine Muster erzeugen lassen.

High-NA verbessert das optische System. Die numerische Apertur, kurz NA, beschreibt, wie gut das System Licht sammeln und feine Details auflösen kann. Aktuelle EUV-Systeme haben eine NA von 0,33; High-NA erhöht diesen Wert auf 0,55.

Die angegebene Mindestauflösung verbessert sich bei einer einzigen Belichtung von etwa 13 auf 8 Nanometer. Das entspricht, ausgehend von diesen beiden Werten, einer Verringerung der kleinsten auflösbaren Abmessung um rund 38 Prozent. Bei manchen Mustern könnte die höhere Auflösung zwei oder mehr Belichtungen durch eine einzige ersetzen. Das würde die Zahl der Fertigungsschritte, die Produktionszeit und die Gefahr von Defekten verringern.

Die optische Veränderung bringt auch eine Einschränkung mit sich: Mit bestehenden Masken belichtet High-NA eine Fläche, die etwa halb so groß ist wie das herkömmliche EUV-Belichtungsfeld. Ein großes Chipmuster muss daher möglicherweise in mehreren separaten Belichtungen erzeugt und mit einem Verfahren namens Stitching zusammengefügt werden. Damit wird die Maskengröße zu einem wichtigen Faktor beim Umstieg, insbesondere bei großen Prozessoren für Anwendungen der künstlichen Intelligenz.

Warum größere Fotomasken wichtig sind

TSMC und ASML planen, vom aktuellen Maskenformat von etwa 6 mal 6 Zoll auf ein größeres Format mit 12-Zoll-Masken von etwa 6 mal 12 Zoll umzustellen. Diese Maße beziehen sich auf die mit Mustern versehenen Masken, die in Lithografieanlagen eingesetzt werden. Siliziumwafer sind separate Scheiben, auf denen die Chips gefertigt werden.

Die Unternehmen erwarten, dass größere Masken die Produktivität der Scanner steigern, die Chipfertigungskosten senken und Einschränkungen durch Stitching beseitigen. Ein Scanner ist die Lithografieanlage, die das Muster der Maske auf den Wafer projiziert. Seine Produktivität beeinflusst, wie viel Arbeit eine Fabrik mit teurer Ausrüstung erledigen kann.

ASML-Präsident und CEO Christophe Fouquet erläuterte die geplante Abfolge in der gemeinsamen Ankündigung:

Wir erwarten, dass sich High-NA EUV entlang des Fahrplans zur Skalierung von Bauelementen schrittweise durchsetzen wird: zunächst mit den aktuellen 6-Zoll-Masken und anschließend zusätzlich mit 12-Zoll-Masken. Diese ermöglichen eine höhere Scannerproduktivität und helfen der Branche, die Nachfrage nach kleineren, schnelleren und energieeffizienteren Chips zu bedienen.

Der Umstieg erfordert mehr als nur Anpassungen am Scanner. Maskenfertigung, Schreibgeräte, Handhabungssysteme und Designsoftware müssen das größere Format unterstützen. TSMCs anfänglicher Produktionsplan für 2030 sieht die etablierte Maskengröße vor. Das größere Format soll folgen, sobald die unterstützenden Systeme bereit sind.

Die Meilensteine bis 2033

Der Zeitplan von TSMC trennt den ersten Einsatz von High-NA in der Massenproduktion von der späteren Einführung größerer Masken. Die gemeinsame Ankündigung nennt drei Fertigungsziele; auf TSMCs Prozessfahrplan liegen mehrere Chipgenerationen davor.

• 2025: TSMCs N2-Prozess ging im vierten Quartal in die Massenproduktion.
• 2027: Die Testproduktion von A14 soll beginnen.
• 2028: Der Start der Massenproduktion von A14 ist geplant.
• 2029: A13 und A12 sollen mit bestehender EUV-Technologie in die Massenproduktion gehen.
• 2030: TSMC will mit der High-NA-EUV-Massenproduktion für fortgeschrittene Prozessknoten und mit den aktuellen 6-Zoll-Masken beginnen.
• 2031: Die Initiative von ASML und TSMC hat eine Pilotfertigung für 12-Zoll-Fotomasken zum Ziel.
• 2033: Die Initiative zielt darauf ab, Lithografiesysteme für die Produktion fortgeschrittener Chips mit den größeren Masken bereitzustellen.

In der Ankündigung vom September werden die Jahre 2031 und 2033 als Zieltermine genannt. In einer Pilotfertigung können Unternehmen ein Fertigungsverfahren entwickeln und verfeinern, bevor es breiter eingesetzt wird. Für die vollständige Einsatzbereitschaft müssen die Anlagen und die unterstützenden Prozesse zusammenspielen.

TSMC hat weder den ersten Prozessknoten genannt, der 2030 High-NA einsetzen wird, noch die geplante Zahl der Anlagen oder die erwarteten Kosteneinsparungen. A10 und A11 gelten als mögliche Kandidaten; zudem wurde die Entwicklung von A10 in TSMCs Forschungsorganisation erwähnt. In der offiziellen Ankündigung des Unternehmens zum Einsatz von High-NA bleibt der erste Prozessknoten jedoch ungenannt.

Intel und Samsung sind früher dran

Intel baute 2024 in Oregon sein erstes kommerzielles High-NA-EUV-System auf und begann anschließend, die Technologie für ausgewählte Produktionsschichten einzusetzen. Intel und ASML haben Anwendungen für Intel 18A und einige Panther-Lake-Prozessoren beschrieben, die unter dem Namen Core Ultra Series 3 verkauft werden.

Bis September 2026 waren laut Intel und ASML mehr als eine Million Wafer mit High-NA-Anlagen bearbeitet worden. Die Zahl umfasst die Anlagenvalidierung, Tests, Forschung und die Produktion bestimmter Produktschichten. Intel erklärte, ausgewählte mit High-NA gefertigte Schichten von 18A hätten eine mindestens ebenso hohe Leistung erzielt wie mit bestehendem EUV mit einer NA von 0,33.

Auch Samsung hat angekündigt, High-NA EUV bis 2028 in die DRAM-Massenproduktion einzuführen. DRAM ist ein Speicher, der Informationen vorübergehend bereithält, während ein Computer oder ein anderes Gerät in Betrieb ist. Samsung erwartet, dass eine feinere Lithografie Teile der Speicherfertigung vereinfacht und die Effizienz verbessert.

Die Unternehmen verfolgen somit unterschiedliche Produktionspläne und Einsatzbereiche. Intel sammelt Betriebserfahrung mit ausgewählten Schichten von Logikchips, Samsung nimmt Speicher ins Visier und TSMC will zunächst seine bestehende Ausrüstungsstrategie weiterverfolgen, bevor es 2030 mit der High-NA-Produktion beginnt. Alle drei Unternehmen gelten als Unterstützer des Übergangs zu größeren Masken.

Die Nachfrage nach A14 wächst, bevor High-NA kommt

TSMCs nähere Prozesspläne entwickeln sich unabhängig davon nach einem eigenen Zeitplan. Wei zufolge spricht das Unternehmen mit mehr Kunden über A14 als seinerzeit über N2 und erwartet, dass A14 zu einem größeren Prozessknoten wird. Ein Prozessknoten ist eine Generation der Fertigungstechnologie mit eigenen Designregeln, Leistungseigenschaften und Produktionsprozessen.

Der für 2028 geplante Produktionsstart von A14 liegt zwei Jahre vor dem vorgesehenen High-NA-Einsatz bei TSMC. A13, das als Weiterentwicklung von A14 beschrieben wird, soll eine um rund 6 Prozent höhere Transistordichte bieten. Mit A12 bringt TSMC seine Backside-Power-Technologie Super Power Rail auf die A14-Plattform.

Bei der Stromversorgung über die Rückseite wird Elektrizität durch die Chiprückseite geleitet. Dadurch bleibt an anderer Stelle mehr Platz für Signalverbindungen. Wei zufolge hängt der Einsatz von den Anforderungen des jeweiligen Produkts ab: Einige KI-Beschleuniger könnten die Technologie nutzen, Smartphones dagegen möglicherweise nicht.

Wei sagte außerdem, TSMC bereite sich darauf vor, gleichzeitig die Produktion kleiner Smartphone-Chips und deutlich größerer KI-Beschleuniger auszubauen. Die Lernkurve in der Fertigung sei überschaubar und die Kunden seien zufrieden. Für sie kommt es zunächst darauf an, die für ihre Produkte geeigneten Prozesse und Funktionen auszuwählen. High-NA wird später zu den verfügbaren Fertigungswerkzeugen hinzukommen.

Das Packaging wächst mit den feineren Schaltkreisen

TSMC entwickelt auch größere fortgeschrittene Gehäuse, die mehrere Chips und Speicherkomponenten miteinander verbinden. Wei zufolge kann das Unternehmen Produkte mit dem Fünffachen der Retikelgröße und hohen Ausbeuten in Serie fertigen. Zudem entwickelt es Gehäuse mit dem Neunfachen und später dem 14-Fachen der Retikelgröße.

Ein Retikel ist eine Maske mit einem Schaltkreismuster. In der Diskussion über Packaging bezeichnen Vielfache der Retikelgröße die Abmessungen des zusammengesetzten Gehäuses im Verhältnis zu einem standardmäßigen Lithografiefeld. Beim Packaging werden Komponenten zu einem funktionierenden System verbunden; in der Lithografie entstehen die Muster während der Chipfertigung.

Wei zufolge bleibt CoWoS die bevorzugte Packaging-Lösung der Kunden. TSMC entwickelt außerdem CoPoS, ein Packaging-Verfahren mit Panels, um die künftigen Kosten zu senken. Größere Gehäuse sind für KI-Systeme wichtig, weil sich damit Prozessoren und Speicher eng in einer Baugruppe verbinden lassen.

In der offiziellen High-NA-Ankündigung wird der künftige Bedarf an der Ausrüstung mit immer komplexeren Transistorarchitekturen für KI-Anwendungen in Verbindung gebracht. TSMC erwartet, dass mit jeder neuen Prozessgeneration mehr Schichten High-NA EUV erfordern werden. Der Plan des Unternehmens verbindet daher eine feinere Chipfertigung mit größerem und leistungsfähigerem Packaging.

Kapazität und Investitionen richten sich nach der Kundennachfrage

Bei der Kapazitätsplanung berücksichtigt TSMC sowohl Kunden, die Chips entwickeln, als auch Unternehmen, die eigene Fabriken betreiben. Wei zufolge behandelt das Unternehmen beide Gruppen gleich und bezieht die interne Fertigungskapazität eines Kunden in seine Entscheidung darüber ein, wie viel Produktionskapazität es bereitstellt.

Wei sagte außerdem, TSMC untersage Kunden grundsätzlich, ihre Kapazitätszuteilungen weiterzuverkaufen oder zu versteigern. Seltene Vereinbarungen zur Maskenlizenzierung betreffen sehr kleine Wafermengen. Durch diese Regelung kann TSMC direkter darüber entscheiden, wie seine Fertigungskapazitäten den Kundenprodukten zugutekommen.

Finanzvorstand Wendell Huang sagte, die Investitionsausgaben dürften von 2026 bis 2028 deutlich höher ausfallen als in den drei vorangegangenen Jahren. Detaillierte Zahlen für 2027 und die Folgejahre könne man jedoch noch nicht nennen. Die Kosten für Ausrüstung, Materialien und Arbeitskräfte stiegen; langfristig sei die Kundennachfrage der wichtigste Investitionstreiber.

TSMC erwartet außerdem, dass der Ausbau von Fabriken im Ausland die Bruttomarge im späteren Teil des Fünfjahresplanungszeitraums um 3 bis 4 Prozentpunkte senken wird. Dieser Kostendruck trägt dazu bei, zu erklären, warum die Produktionseffizienz bei der Entscheidung für High-NA eine so große Rolle spielt. Eine Maschine für rund 400 Millionen US-Dollar muss in die übergeordnete Planung zu Fabrikausstoß, Kundennachfrage und Rentabilität passen.

Wei beschrieb den Zweck der Zusammenarbeit in der gemeinsamen Ankündigung:

Wir waren stets davon überzeugt, dass die Branche durch gemeinsame Lösungen für komplexe Probleme Möglichkeiten erschließen kann, die kein einzelnes Unternehmen allein schaffen könnte.

TSMC will 2030 mit der High-NA-Produktion beginnen und anschließend mit größeren Masken weitere Produktivitätsgewinne erzielen, sobald die Branche die nächste Entwicklungsstufe abgeschlossen hat. Für die Kunden zeigen sich die Ergebnisse in den Fertigungsprozessen, der verfügbaren Kapazität und den Kosten ihrer künftigen Chips.

Die wichtigsten Punkte

• TSMC will 2030 mit der High-NA-EUV-Massenproduktion für fortgeschrittene Prozessknoten beginnen.
• Wei zufolge bestimmen technische Reife und angemessene Kosten den Zeitplan. Er erwartet durch den späteren Einstieg keine Wettbewerbsnachteile.
• Die anfängliche Produktion wird bestehende 6-Zoll-Masken verwenden.
• TSMC und ASML planen bis 2031 eine Pilotfertigung für größere Masken und bis 2033 die Einsatzbereitschaft des unterstützenden Produktionssystems.
• Intel hat High-NA für ausgewählte Produktionsschichten eingesetzt; Samsung plant den Einsatz in der DRAM-Produktion bis 2028.
• Die Massenproduktion von A14 soll 2028 beginnen, noch bevor TSMC High-NA einführt.
• TSMC hat weder seinen ersten High-NA-Prozessknoten benannt noch Angaben zu den geplanten Anlagenzahlen und den erwarteten Einsparungen gemacht.