TSMC baut Advanced Packaging aus, während die Nachfrage nach KI-Chips die Kapazitäten übersteigt

Größere KI-Packages, knappere Kapazitäten

TSMC baut die Technologie aus, die KI-Prozessoren und Speicher miteinander verbindet. Geplant ist eine Packaging-Plattform, die 2028 bis zu 20 High-Bandwidth-Memory-Komponenten integrieren kann; eine Version für 24 Komponenten soll 2029 folgen. Die Ziele zeigen, dass der Wettlauf um leistungsfähigere KI-Hardware inzwischen davon abhängt, größere und komplexere Systeme zusammenzufügen – und nicht mehr nur kleinere Transistoren herzustellen.

Auf dem Taiwan Technology Symposium 2026 in Hsinchu kündigte TSMC-Vizepräsident für Geschäftsentwicklung Yuan Li-pen am 14. Mai den Beginn der Massenproduktion einer Chip-on-Wafer-on-Substrate-Plattform im Format von 5,5 Retikeln für 2026 an, bekannt als CoWoS. Die Fertigungsausbeute liege bei über 98 Prozent. Die Retikelgröße bezieht sich auf die Fläche eines Belichtungsfelds in der Lithografie und bietet der Branche eine Möglichkeit, den Maßstab dieser immer größeren Packages zu beschreiben.

Der Ausbau folgt auf eine Warnung von Verwaltungsratschef und Vorstandsvorsitzendem C.C. Wei während der Bilanz-Telefonkonferenz am 16. April, dass die Kapazitäten für Advanced Packaging weiterhin sehr knapp seien. TSMC rechnet für 2026 mit Investitionen nahe dem oberen Ende der Spanne von 52 bis 56 Milliarden US-Dollar. Diese Ausgaben umfassen jedoch neben Packaging auch die Chipfertigung und weitere Investitionen.

Die Entwicklung macht eine Einschränkung sichtbar, die sich nicht allein durch den Bau weiterer Waferfabriken beheben lässt. Nvidia und AMD benötigen sowohl funktionierende Prozessor-Dies als auch genügend Kapazität, um diese mit Speicher zu verbinden. Ein Die ist ein einzelnes Stück Silizium mit den Schaltkreisen eines Chips. Ohne das passende Package wird selbst ein fortschrittliches Die nicht zu einem fertigen KI-Beschleuniger.

Das Kapazitätsproblem reicht auch über Landesgrenzen hinweg. Chips aus TSMCs Werk in Arizona werden für das Packaging weiterhin nach Taiwan geschickt, wie Berichte über das Fertigungsnetzwerk des Unternehmens zeigen. Zwei geplante Packaging-Werke in Arizona könnten diesen Transportweg verkürzen; Termine für ihre Fertigstellung wurden jedoch nicht bekannt gegeben.

Warum das Package inzwischen die Leistung mitbestimmt

Jahrzehntelang konzentrierte sich der Fortschritt in der Halbleiterbranche darauf, mehr Transistoren auf einem einzigen Die unterzubringen. Gordon Moore, Mitgründer von Intel, stellte fest, dass sich die Zahl der Transistoren tendenziell etwa alle zwei Jahre verdoppelte. Kleinere Transistoren halfen den Herstellern, die Rechenleistung und Energieeffizienz zu steigern. Dieses Tempo beizubehalten ist jedoch schwieriger und teurer geworden.

AMD und Intel reagierten schon vor dem aktuellen KI-Boom darauf, indem sie große Prozessoren auf mehrere Dies aufteilten. Unterschiedliche Funktionen konnten mit verschiedenen Fertigungsprozessen hergestellt werden, sodass die teure Spitzentechnologie den Schaltkreisen vorbehalten blieb, die am meisten davon profitierten. Kleinere Dies können auch die Wirtschaftlichkeit der Produktion verbessern, weil ein Defekt dann nicht ein einziges, sehr großes Stück Silizium unbrauchbar machen muss.

Bei KI-Beschleunigern geht es zunächst oft um Leistung und nicht einfach darum, die Fertigungskosten zu senken. Leistungsstarke Rechenschaltungen brauchen eine kontinuierliche Datenversorgung. High-Bandwidth Memory, kurz HBM, besteht aus gestapelten Speicher-Dies und zahlreichen Verbindungen, über die Daten schnell übertragen werden. Wird der Speicher nahe am Prozessor platziert, müssen Rechenressourcen seltener untätig auf Informationen warten.

Paul Rousseau, Leiter der Packaging-Lösungen bei TSMC North America, erläuterte, wie CoWoS dieses Problem angeht:

Man kann einfach nicht genug Speicher in seinen Rechenchip integrieren, um ihn vollständig auszulasten. Mit CoWoS können wir deshalb den HBM-Speicher auf sehr effiziente Weise direkt neben der Recheneinheit platzieren.

CoWoS wird als 2,5D-Packaging bezeichnet, weil Prozessor- und Speicherkomponenten nebeneinander auf einer zusätzlichen Verdrahtungsstruktur sitzen, statt ausschließlich über eine herkömmliche Leiterplatte verbunden zu sein. Diese Struktur, Interposer genannt, ermöglicht dichte Verbindungen zwischen den Komponenten. Das Packaging wird damit zu einem Teil des Prozessordesigns und ist nicht mehr nur eine schützende Hülle, die nach der Fertigung hinzukommt.

Nvidia und AMD benötigen unterschiedliche Kombinationen

TSMC führte seine 2,5D-Packaging-Technik 2012 ein und hat sie seitdem in mehreren Generationen weiterentwickelt. Nvidias Blackwell-GPUs verwenden CoWoS-L, die jüngste in den Berichten besprochene Generation. Nvidia soll sich den Großteil der führenden CoWoS-Kapazitäten von TSMC gesichert haben. Damit wird der Zugang zu genau dieser Technologie für andere Kunden zum Problem.

Der Schritt von Nvidias H100 zu Blackwell zeigt, warum Packaging auch ohne einen dramatischen Wechsel des Fertigungsknotens wichtig ist. Der H100 nutzt TSMCs 4-Nanometer-Prozess und CoWoS mit HBM von SK Hynix. Blackwell verwendet den N4P-Prozess und HBM3e-Speicher. Die Entwicklung beruht auf Veränderungen beim Chipdesign, Speicher und der Integration und nicht allein auf kleineren Transistoren.

AMDs MI300 geht einen anderen Weg. Der Chip nutzt TSMCs 5- und 6-Nanometer-Technologien sowie System on Integrated Chips, kurz SoIC, für die vertikale Integration. Anschließend verbindet CoWoS die Baugruppe mit HBM. Damit kommt ein weiterer Advanced-Packaging-Schritt in der Fertigungsfolge hinzu.

Der Unterschied ist wichtig, wenn es darum geht, Engpässe einzuschätzen. CoWoS und SoIC erfüllen verschiedene Aufgaben; ein Ausbau der einen Technologie beseitigt nicht automatisch eine Beschränkung bei der anderen. Kunden benötigen außerdem die passende Generation und Package-Größe und können nicht einfach auf einen nicht weiter aufgeschlüsselten Pool an Packaging-Kapazität zurückgreifen.

Die Nachfrage schlägt sich nicht nur in Chipbestellungen, sondern auch in konkreten Rechenzentrumsinstallationen nieder. Der von Foxconn gemeinsam mit Nvidia angekündigte geplante Supercomputer-Cluster in Taiwan umfasst Investitionen von 1,4 Milliarden US-Dollar und soll in der ersten Hälfte des Jahres 2026 den Betrieb aufnehmen. Der vorgesehene Einsatz von Blackwell GB300 zeigt, wie die Versorgung mit Beschleunigern in die Zeitpläne größerer Infrastrukturprojekte einfließt. Aus der Ankündigung allein geht jedoch nicht hervor, ob die Anlage bereits eröffnet wurde.

Der schnelle Ausbau hat den Engpass nicht beseitigt

Rousseau bezifferte das jährliche Wachstum der CoWoS-Kapazität auf durchschnittlich 80 Prozent. Auf dem Symposium im Mai prognostizierte TSMC-Vizepräsident für Betrieb und Entwicklung fortschrittlicher Technologien B.Z. Tien bis 2027 ein jährliches Kapazitätswachstum von mehr als 80 Prozent bei CoWoS und SoIC. Diese Zahlen beschreiben die Ausbaurate, belegen aber nicht, dass die Nachfrage vollständig gedeckt ist.

Frühere Schätzungen verdeutlichen den Umfang des Ausbaus. Für 2023 wurde die monatliche CoWoS-Kapazität auf 15.000 Einheiten geschätzt; Prognosen gingen für Ende 2024 von 45.000 bis 50.000 aus. Das entspräche dem Drei- bis etwa 3,3-Fachen des Niveaus von 2023. In denselben Berichten wurden für Ende 2025 rund 50.000 Einheiten prognostiziert.

Für SoIC stiegen die Schätzungen von 2.000 Einheiten pro Monat Ende 2023 auf prognostizierte 5.000 bis 6.000 Ende 2024 und anschließend 10.000 Ende 2025. Dabei handelte es sich um damalige Prognosen und nicht um bestätigte Produktionszahlen. Die Stückzahlen sollten zudem nicht als direktes Maß für die Auslieferungen fertiger Beschleuniger verstanden werden.

Berichten aus diesem früheren Zeitraum zufolge hatten Nvidia und AMD die CoWoS- und SoIC-Kapazitäten für 2024 und 2025 gebucht. Der stärkere aktuelle Beleg für anhaltenden Druck ist Weis Aussage vom April 2026, dass die Kapazitäten für Advanced Packaging trotz des Ausbaus weiterhin knapp seien.

TSMC hat ältere Waferfabriken für Packaging umgerüstet und fährt zwei neue Packaging-Werke in Taiwan hoch. Im Geschäftsbericht 2025 sagt das Unternehmen weitere Investitionen in Advanced-Packaging-Werke an mehreren Standorten in Taiwan in den kommenden Jahren zu. Als Technologien für die Integration, die sich in der Entwicklung befinden, nennt der Bericht CoWoS, InFO, SoIC und den Compact Universal Photonic Engine, kurz COUPE.

Taiwan bleibt ein zentraler Teil der Fertigungskette

TSMCs Ausbau der Waferfertigung im Ausland schafft bislang noch keine vollständige lokale Fertigungskette für fortschrittliche KI-Chips. Berichten zum Packaging-Netzwerk des Unternehmens zufolge werden Chips aus Arizona für diesen Schritt weiterhin nach Taiwan transportiert. Die geplanten Packaging-Werke in Arizona sollen eine fehlende Fähigkeit ergänzen und nicht bereits vorhandene lokale Kapazitäten verdoppeln.

Jan Vardaman, Packaging-Expertin bei TechSearch International, sagte, Packaging nahe der Waferfabrik in Arizona würde die Durchlaufzeit verkürzen, weil Transporte zwischen Asien und den USA entfielen. TSMC hat nicht bekannt gegeben, wann die Packaging-Werke fertiggestellt werden sollen. Daher lässt sich den möglichen Vorteilen noch kein verlässlicher Starttermin zuordnen.

Der Zeitplan für den Ausbau der Waferfertigung ist konkreter. Im Transkript der Bilanz-Telefonkonferenz im April teilte TSMC mit, dass ein neues 3-Nanometer-Werk in Tainan in der ersten Hälfte des Jahres 2027 die Volumenproduktion aufnehmen soll. Das zweite Werk in Arizona ist für die zweite Jahreshälfte 2027 geplant, das zweite Werk in Japan für 2028.

TSMC rüstet außerdem 5-Nanometer-Anlagen in Tainan für die 3-Nanometer-Produktion um und steuert die Kapazitäten der N7-, N5- und N3-Prozesse flexibel. Diese Maßnahmen erhöhen die Waferproduktion. Für fertige KI-Hardware sind jedoch auch die passenden Packaging-Kapazitäten und eine ausreichende Speicherversorgung nötig. Die einzelnen Fertigungsstufen in einem kompatiblen Zeitplan auszubauen, ist daher entscheidend für die Lieferung einsatzfähiger Produkte.

Größere Packages verschärfen technische Herausforderungen

Die nächsten CoWoS-Plattformen sollen mehr Rechensilizium und Speicher in einer einzigen Baugruppe verbinden. Yuan zufolge soll die Plattform für 2028 ein Format von 14 Retikeln erreichen und 20 HBM-Komponenten integrieren. Für 2029 ist eine Version mit Unterstützung für 24 Komponenten geplant. Dabei handelt es sich um Entwicklungsziele und nicht um bereits für Kunden verfügbare Kapazitäten.

Die Fertigungsausbeute ist eine wichtige Kennzahl, denn sie gibt an, welcher Anteil der Produktion die erforderlichen Standards erfüllt. Yuans gemeldeter Wert von über 98 Prozent bezieht sich auf TSMCs CoWoS-Technologie im Format von 5,5 Retikeln. Berichten zufolge liegt die Ausbeute von Intels EMIB-T bei etwa 90 Prozent und die des 2-Nanometer-Prozesses von Samsung in der Mitte des 50-Prozent-Bereichs. Diese Zahlen erlauben keinen direkten Vergleich: Sie beziehen sich auf unterschiedliche Technologien, und Samsungs Wert betrifft die Transistorfertigung, nicht das Packaging.

Wei nannte mechanische Belastungen, Verformungen und thermische Grenzen als Herausforderungen bei größeren Packages. Eine Verformung bedeutet, dass sich eine Baugruppe entgegen ihrer vorgesehenen Form biegt. Dadurch können präzise Verbindungen schwerer aufrechtzuerhalten sein. Thermische Grenzen betreffen die Wärmemenge, die ein System erzeugen und abführen kann, ohne dass seine Zuverlässigkeit leidet.

TSMC entwickelt außerdem Chip on Panel on Substrate, kurz CoPoS. Wei sagte, das Unternehmen habe eine Pilotanlage aufgebaut und rechne mit einer Produktion in ein paar Jahren. Zugleich machte er deutlich, dass große CoWoS-Packages zum Zeitpunkt der Bilanz-Telefonkonferenz im April der wichtigste Ansatz zur Deckung der Nachfrage seien. In einer Pilotanlage kann ein Unternehmen Fertigungsmethoden erproben, bevor es sich zu einer breiteren kommerziellen Produktion verpflichtet.

Stapeln eröffnet einen weiteren Weg, doch der Zeitplan ist unklar

Bei der vertikalen Integration werden Dies übereinandergestapelt. TSMC nennt seine Technologie SoIC, Intels besprochener Ansatz heißt Foveros Direct. Kürzere Verbindungen können es eng gekoppelten Komponenten ermöglichen, stärker wie ein einzelner Chip zu arbeiten. Das Stapeln erschwert jedoch auch die Wärmeabfuhr und die Montage.

Berichte nennen unterschiedliche Zeitpläne für SoIC-Produkte. Rousseau zufolge dürften Produkte mit dieser Technologie noch ein paar Jahre auf sich warten lassen. Im früheren Bericht über AMDs MI300 wird SoIC dagegen als Teil des Fertigungsprozesses genannt. Die allgemeine Aussage sollte daher nicht als Termin für den ersten kommerziellen Einsatz von SoIC verstanden werden. Sie könnte sich auf künftige Anwendungen beziehen, ihr Umfang wurde jedoch nicht näher erläutert.

Die Speicherhersteller Samsung, SK Hynix und Micron nutzen vertikales Stapeln bereits bei der eigenen HBM-Fertigung. Das ist etwas anderes als das Stapeln von Rechen-Dies, auch wenn beide Verfahren auf fortschrittlicher Montage und präzisen Verbindungen beruhen.

Eine weitere Entwicklung ist das Hybrid Bonding. Dabei können hervorstehende Verbindungen durch eng miteinander verbundene Kupferpads ersetzt werden. Vardaman erläuterte den elektrischen Vorteil dieses Ansatzes:

Statt eines Bumps könnten wir eine direkte Verbindung von Pad zu Pad herstellen, mit nahezu keinem Abstand. Das verbessert die Stromversorgung und die Leistung.

Ziel ist es, mehr Verbindungen auf kleiner Fläche unterzubringen und zugleich die Wege für Signale zu verkürzen. Das bietet eine weitere Möglichkeit, den Datentransport zu verbessern, ohne ausschließlich auf einen neuen Transistorprozess angewiesen zu sein.

Intel, Montagepartner und Ausrüster gewinnen an Bedeutung

Intel bietet mit Embedded Multi-die Interconnect Bridge, kurz EMIB, einen anderen Integrationsansatz. Statt für die in Zusammenhang mit CoWoS beschriebenen Verbindungen einen vollständigen Interposer zu nutzen, platziert das Unternehmen kleine Siliziumbrücken dort, wo Komponenten miteinander kommunizieren müssen. Mark Gardner, Leiter der Foundry Services bei Intel, sagte, dieser Ansatz sei kostengünstiger.

Zu Intels Packaging-Kunden zählen Amazon und Cisco. Gardner zufolge beliefert das Unternehmen Packaging-Kunden seit 2022. Berichte sprechen außerdem von Plänen, dass Intel im geplanten Texas Terafab von Elon Musk maßgeschneiderte Chips für SpaceX, xAI und Tesla verpacken soll. Diese Pläne sind von laufender Produktionskapazität oder abgeschlossenen Lieferungen zu unterscheiden.

TSMC baut unterdessen die eigenen Packaging-Aktivitäten aus und stützt sich zugleich auf Auftragsfertiger für Halbleitermontage und -test, sogenannte OSATs. Wei bestätigte, dass die knappen Kapazitäten eine Zusammenarbeit mit diesen Partnern erforderlich machten. Einige Packaging-Schritte sollen Berichten zufolge an ASE und Amkor vergeben worden sein. ASE rechnet damit, seinen Umsatz mit Advanced Packaging 2026 zu verdoppeln.

Auch Ausrüster sind von diesem Investitionszyklus betroffen. Applied-Materials-Vorstandschef Gary Dickerson sagte im August, der Packaging-Umsatz werde in jenem Jahr voraussichtlich um mehr als 70 Prozent wachsen. In dem Bericht wird das Kalenderjahr nicht genannt; die Zahl sollte daher nicht als bestätigte Prognose für 2026 dargestellt werden.

Die Entwicklung zeigt, dass mehr interne Arbeit bei TSMC spezialisierte Montageunternehmen nicht zwangsläufig ausschließt. Übersteigt die Nachfrage die Kapazitäten, können die Foundry, ihre Partner und Ausrüster gleichermaßen von demselben Ausbau profitieren.

Die nächsten wichtigen Produktionstermine

Die offiziellen Geschäftszahlen von TSMC geben Aufschluss über die Investitionsoffensive. Der Umsatz erreichte 2025 insgesamt 122,42 Milliarden US-Dollar, ein Plus von 35,9 Prozent in US-Dollar. Fortschrittliche Prozesse mit Strukturbreiten von 7 Nanometern und weniger machten 74 Prozent des Waferumsatzes aus, gegenüber 69 Prozent im Jahr 2024. Das entspricht einem Anstieg um fünf Prozentpunkte. Dabei handelt es sich um Unternehmens- und Wafergeschäftszahlen, nicht um eine separate Kennzahl für den Packaging-Umsatz.

Laut Geschäftsbericht startete die 2-Nanometer-Technologie im vierten Quartal 2025 in die Hochvolumenfertigung. TSMC rechnet damit, die Produktion von N2P und A16 in der zweiten Jahreshälfte 2026 aufzunehmen. Das bestätigt, dass die Transistorentwicklung parallel zum Ausbau des Packaging weitergeht. Der angekündigte Zeitplan sieht nun Folgendes vor:

• 16. April 2026: TSMC bestätigte knappe Kapazitäten für Advanced Packaging und Investitionen nahe dem oberen Ende der Spanne von 52 bis 56 Milliarden US-Dollar.
• 14. Mai 2026: Führungskräfte kündigten für 2026 den Beginn der Massenproduktion von CoWoS im Format von 5,5 Retikeln an und stellten größere künftige Plattformen vor.
• Zweite Jahreshälfte 2026: Die Volumenproduktion von N2P und A16 soll anlaufen.
• 2027: Neue 3-Nanometer-Produktion soll in Tainan in der ersten und in Arizona in der zweiten Jahreshälfte starten.
• 2028: Das zweite Werk in Japan und die CoWoS-Plattform im Format von 14 Retikeln für 20 HBM-Komponenten sollen in Produktion gehen.
• 2029: Eine CoWoS-Version für 24 HBM-Komponenten ist geplant.

Offen sind weiterhin ein Fertigstellungstermin für die Packaging-Werke in Arizona und ein verbindlicher Termin für den Start der kommerziellen CoPoS-Produktion. Auch aus den größeren CoWoS-Zielen geht nicht hervor, welche Kunden Kapazitäten erhalten oder in welchem Umfang. TSMCs Herausforderung besteht darin, den schnellen Ausbau in ausreichende Kapazitäten für jede benötigte Fertigungsstufe umzusetzen und zugleich die Zuverlässigkeit immer größerer Baugruppen sicherzustellen.

Die wichtigsten Punkte

• TSMC zufolge bleiben die Kapazitäten für Advanced Packaging trotz des schnellen Ausbaus knapp.
• Die Massenproduktion der CoWoS-Plattform im Format von 5,5 Retikeln soll 2026 beginnen; die gemeldete Fertigungsausbeute liegt bei über 98 Prozent.
• Größere CoWoS-Plattformen sollen 2028 bis zu 20 und 2029 bis zu 24 HBM-Komponenten unterstützen.
• Die Waferproduktion in Arizona ist weiterhin auf Packaging in Taiwan angewiesen. Termine für die Fertigstellung zweier geplanter US-Packaging-Werke wurden nicht bekannt gegeben.
• Nvidia setzt auf CoWoS, während AMDs MI300 die vertikale Integration mit SoIC und CoWoS kombiniert.
• TSMCs Investitionen 2026 dürften nahe dem oberen Ende der Spanne von 52 bis 56 Milliarden US-Dollar liegen. Sie umfassen mehrere Fertigungsbereiche.
• Intel, ASE, Amkor und Ausrüster gewinnen an Bedeutung, während Packaging zu einem Engpass für die Versorgung mit KI-Hardware wird.