Micron setzt nicht auf 4F²-DRAM, sondern auf Wafer-Bonding und 3D-Speicher, während Konkurrenten einen anderen Weg einschlagen

Micron schlägt für das kommende Jahrzehnt bei Speichertechnologien einen anderen Kurs ein

Micron Technology wird seine bestehende 6F²-DRAM-Zellstruktur weiterentwickeln, statt auf das kleinere 4F²-Design umzusteigen, das Samsung Electronics, SK Hynix und Chinas ChangXin Memory Technologies (CXMT) verfolgen. Microns Alternative verbindet weitere Verbesserungen bei herkömmlichem DRAM mit Wafer-Bonding und der späteren Entwicklung von 3D-DRAM.

Bei einem Technologie-Webinar am 21. Oktober 2026 nannte Micron einen konkreten Termin für den nächsten großen Schritt: Die Volumenproduktion von 1-Delta-DRAM in Boise im US-Bundesstaat Idaho soll in der zweiten Jahreshälfte 2027 anlaufen. Das Unternehmen strebt gegenüber der aktuellen 1-Gamma-Generation eine Steigerung der Bitdichte im mittleren 20-Prozent-Bereich an. Damit ließen sich auf derselben Chipfläche mehr Daten speichern.

Scott DeBoer, Microns Präsident sowie Technologie- und Produktchef, sagte, das Unternehmen sehe bei der weiteren Skalierung von 4F² grundlegende physikalische Probleme. Micron zufolge hat das Unternehmen die Architektur mehr als 20 Jahre lang untersucht und keinen gangbaren Weg zur Skalierung gefunden.

Samsung und SK Hynix verfolgen einen anderen Ansatz. Beide erforschen vertikale Transistorstrukturen, die 4F² praktikabel machen sollen, bevor später der Übergang zu 3D-DRAM erfolgt. Auch CXMT arbeitet an dem Design für Serverspeicher und ist dabei mit Beschränkungen beim Zugang zu modernen Anlagen für die Chipfertigung konfrontiert.

Im Wettbewerb geht es um eine praktische Frage: Welcher Ansatz ermöglicht zuverlässigeren Speicher zu geringeren Kosten? Micron setzt darauf, dass die Weiterentwicklung eines bewährten Zelldesigns bei gleichzeitiger Veränderung der Bau- und Verbindungsmethoden den Kunden mehr bringt als der Wechsel zu 4F².

Warum eine kleinere Zelle für größere Diskussionen sorgt

DRAM ist der Arbeitsspeicher, in dem Informationen bereitgehalten werden, auf die ein Computer schnell zugreifen muss. Jede herkömmliche Speicherzelle speichert ein Datenbit mithilfe eines Transistors, der als Schalter dient, und eines Kondensators, der elektrische Ladung speichert.

Die Bezeichnungen 6F² und 4F² beschreiben die Fläche einer Zelle im Verhältnis zu einer Fertigungsdimension namens F. Bei gleicher F würde der Wechsel von sechs Flächeneinheiten auf vier die nominelle Zellfläche um ein Drittel verringern. Bei einem idealen Layout könnten so auf derselben Fläche 50 Prozent mehr Zellen untergebracht werden, denn sechs geteilt durch vier ergibt 1,5.

Microns Einwand betrifft den Kondensator. Selbst wenn ein Transistor vertikal angeordnet ist und dadurch weniger Platz beansprucht, müssen die darüberliegenden Kondensatoren genügend Raum haben, um stabil zu bleiben, ihre Ladung zu halten und Störungen durch benachbarte Zellen zu vermeiden. DeBoer zufolge ist der Abstand zwischen den Kondensatoren die grundlegende Grenze für die Bitdichte von DRAM.

DeBoer erläuterte Microns Überlegungen während der Frage-und-Antwort-Runde:

Die Skalierung von 4F² ist mit grundlegenden Problemen verbunden, die letztlich dazu führen werden, dass 3D-DRAM an die Stelle von 4F² tritt.

Auch die Fertigung setzt weitere Grenzen. Höhere und schmalere Strukturen lassen sich schwieriger gleichmäßig herstellen. Dünnere elektrische Verbindungen können zudem einen höheren Widerstand aufweisen und die Signalübertragung verlangsamen. Der wirtschaftliche Nutzen hängt davon ab, wie viele funktionsfähige Bits sich nach Bewältigung dieser Schwierigkeiten aus einem Wafer gewinnen lassen.

Was Micron bauen will und wann

Micron zufolge befindet sich die 1-Gamma-Technologie bereits in der Volumenproduktion und soll die Grundlage für Produkte bilden, die in den kommenden zwölf Monaten auf den Markt kommen. Die nächste Generation, 1-Delta, soll Produkte wie HBM5, vertikales HBM und Speicher für KI-Inferenz nahe am jeweiligen Endgerät ermöglichen.

Die darauffolgende 1-Epsilon-Generation bringt Wafer-Bonding in die DRAM-Roadmap ein. Bei diesem Verfahren werden separat gefertigte Wafer miteinander verbunden. Das gibt Ingenieuren mehr Spielraum, Speicherzellen und ihre unterstützenden Schaltungen mit unterschiedlichen Fertigungsschritten herzustellen.

Für spätere Generationen nennt Micron außerdem die High-NA-EUV-Lithografie und neue Materialien. High-NA-EUV nutzt ein fortschrittliches optisches System, um feinere Chipstrukturen zu belichten. Daneben umfasst die Roadmap zwei Entwicklungsstufen für 3D-DRAM, die als 3D1 und 3D2 bezeichnet werden.

• 21. Oktober 2026: Micron erläutert die Entscheidung, 6F² weiterzuentwickeln sowie Wafer-Bonding und 3D-DRAM voranzutreiben.
• Zweite Jahreshälfte 2027: Micron strebt den Start der Volumenproduktion von 1-Delta-DRAM in Boise an.
• Zweite Jahreshälfte 2027: Auch der Produktionshochlauf von NAND der Generation 11 soll beginnen.
• Spätere DRAM-Generationen: 1-Epsilon führt Wafer-Bonding ein. Es folgen Arbeiten an fortschrittlicher Lithografie, neuen Materialien und 3D-DRAM.
• 2027 bis 2030: Microns HBM-Roadmap führt über HBM4E, HBM5, HBM5E und HBM6 in aufeinanderfolgenden Jahren.

Für die kommerzielle Einführung von 3D-DRAM nannte Micron keinen festen Termin. DeBoer sagte, der Übergang hänge von Kosten, Fertigungskomplexität und Geräteleistung ab. Zugleich zeigte er sich zuversichtlich, dass sich herkömmliches planares DRAM noch über mehrere Generationen weiterentwickeln lasse.

Samsung und SK Hynix setzen auf vertikale Transistoren

Samsung kombiniert vertikale Kanaltransistoren und Wafer-Bonding mit der Erforschung eines Oxidhalbleiters namens Indium-Gallium-Zinkoxid (IGZO). Die fortgeschrittene Forschung an 4F² läuft seit etwa fünf Jahren.

IGZO wird daraufhin untersucht, ob sich damit der Leckstrom verringern lässt, also der unerwünschte Verlust elektrischer Ladung. Leckströme sind relevant, weil eine DRAM-Zelle ihre Ladung lange genug halten muss, damit der Computer sie zuverlässig auslesen kann. Samsungs Bonding-Konzept trennt den Wafer mit den Speicherzellen von jenem mit den unterstützenden Schaltungen und verbindet beide anschließend.

SK Hynix hat Forschung offengelegt, bei der eine vertikale 4F²-Gate-Plattform mit Wafer-Bonding kombiniert wird. Mit dieser Architektur will das Unternehmen eine höhere Dichte und einen geringeren Stromverbrauch erreichen und sich zugleich langfristig auf 3D-DRAM vorbereiten.

Branchenprognosen gehen davon aus, dass die koreanischen Unternehmen ihre 4F²-Produktion etwa 2027 bis 2028 aufnehmen könnten. Vorsichtigere Schätzungen rechnen bei den etablierten Anbietern allerdings erst ab Ende 2028 oder später mit nennenswerten Produktionsmengen. Diese Prognosen hängen von der Entwicklung, der Kundenqualifizierung und der Produktionsausbeute ab, also dem Anteil der hergestellten Chips, die ordnungsgemäß funktionieren.

Wafer-Bonding ist damit ein gemeinsames Werkzeug konkurrierender Strategien. Samsung und SK Hynix wollen damit 4F² praktikabel machen. Micron plant den Einsatz bei gleichzeitiger Beibehaltung von 6F². Uneinigkeit besteht über die Zellarchitektur und die Reihenfolge der Entwicklungsschritte, nicht über die Rolle des Bondings an sich.

CXMT sucht einen Weg an den Beschränkungen für Anlagen vorbei

Hinter CXMTs Interesse an 4F² steht ein weiterer Beweggrund: der eingeschränkte Zugang zu Anlagen für die Extrem-Ultraviolett-Lithografie. Das Unternehmen arbeitet an einer strukturellen Änderung, die eine höhere Dichte ermöglichen könnte, ohne auf ältere Argonfluorid-Lithografieanlagen verzichten zu müssen.

Der vorgeschlagene Ansatz kombiniert vertikale Gate-Strukturen mit Hybrid-Bonding bei Wafern mit einem Durchmesser von 12 Zoll. Speicherarrays und Peripherielogik werden getrennt gefertigt und anschließend verbunden. Schätzungen zu diesem Ansatz zufolge könnte die Speicherdichte um 30 bis 50 Prozent steigen.

CXMT peilt DDR5-Module mit Registerpuffer für Server an, sogenannte RDIMMs. Das Unternehmen hat angekündigt, das Produkt vor Ende 2026 einzuführen und es noch im selben Jahr für Kunden zu qualifizieren. Angaben zur Produktionsausbeute, zum Auslieferungsvolumen und zum Zeitplan für einen breiten kommerziellen Produktionshochlauf liegen nicht vor.

Zwischen der Ankündigung und einem deutlichen Anstieg des Marktangebots liegen damit noch mehrere Schritte. Serverkunden müssen den Speicher qualifizieren, und CXMT muss ihn gleichmäßig zu Kosten herstellen, die größere Auslieferungsmengen ermöglichen.

Goldman Sachs prognostiziert, dass CXMTs monatliche DRAM-Waferkapazität von 290.000 Ende 2026 auf 513.000 Ende 2028 steigen wird. Das wären 223.000 Wafer mehr oder ein Zuwachs von rund 77 Prozent. Die Bank schätzt außerdem, dass CXMT bis 2028 etwa 50 Prozent des chinesischen DRAM-Bedarfs und 40 Prozent des HBM-Bedarfs decken könnte.

HBM stellt über die Fertigung der Speicherzellen hinaus weitere Anforderungen. Dazu gehören fortschrittliche Verpackungstechniken, zuverlässige Verbindungen durch gestapelte Chips und ein leistungsfähiger Basis-Logikchip. Der Zugang zu den benötigten Anlagen und Fertigungsprozessen wird mitbestimmen, wie schnell CXMT in verschiedenen Speichermärkten wachsen kann.

Vertikales HBM platziert Speicher direkt über dem Prozessor

Microns Vorschlag für vertikales HBM verändert die Position des Speichers in einem KI-System. Herkömmliches HBM besteht bereits aus mehreren gestapelten DRAM-Chips. Dieser Stapel befindet sich normalerweise jedoch neben dem Prozessor auf einem Interposer, einer Verbindungsschicht, die Signale zwischen den Komponenten überträgt.

Beim vertikalen HBM sitzt der Speicher direkt auf dem Prozessor. Micron plant den Einsatz von Hybrid-Bonding, bei dem Kontakte mit extrem geringem Abstand verbunden werden, um kürzere und dichter angeordnete Verbindungen zwischen Speicher und Rechenhardware zu schaffen.

Das Hauptziel ist eine größere Bandbreite, also eine höhere pro Sekunde übertragene Datenmenge. KI-Prozessoren bewegen wiederholt große Informationsmengen zwischen Speicher und Rechenschaltungen. Schnellere Verbindungen können dafür sorgen, dass der Prozessor mehr Zeit mit Berechnungen verbringt und weniger auf Daten warten muss.

Die Wärmeentwicklung macht das Design schwierig. Ein leistungsstarker Prozessor erzeugt viel Wärme, und darüber platzierter Speicher muss in dieser Umgebung zuverlässig funktionieren. DeBoer zufolge ist die Bandbreite der wichtigste Beweggrund für vertikales HBM. Die Speicherkapazität werde sich wegen der thermischen Beschränkungen in einem anderen Tempo entwickeln.

Micron entwickelt Lösungen für das Wärmemanagement, darunter Wärmeverteiler über besonders heißen Bereichen eines HBM-Basischips. Außerdem arbeitet das Unternehmen an vertikalem Edge-Inferenzspeicher (vEIM) mit einem anfänglichen Bandbreitenziel von rund 2 Terabyte pro Sekunde und Modul. Edge-Inferenz bedeutet, ein KI-Modell nahe an dem Ort auszuführen, an dem die Daten erfasst oder genutzt werden.

Microns Pläne umfassen mehrere unterschiedliche Arten vertikaler Konstruktionen: das Verbinden von Wafern, das Stapeln von Speicherchips über einem Prozessor und schließlich den Aufbau von 3D-DRAM-Zellstrukturen. Jeder Ansatz adressiert einen anderen Aspekt der Frage, wie sich mehr Speicher und schnellere Verbindungen auf begrenztem Raum unterbringen lassen.

Jährliche HBM-Fortschritte treffen auf knappes Angebot

Microns Produkt-Roadmap sieht HBM4 für 2026, HBM4E für 2027, HBM5 für 2028, HBM5E für 2029 und HBM6 für 2030 vor. Der Zeitplan skizziert die geplante jährliche Weiterentwicklung der Produkte. Standardprodukte und kundenspezifische Varianten sollen parallel zu neuen vertikalen Designs entwickelt werden.

Micron zufolge befindet sich das aktuelle HBM4 bereits in der Volumenproduktion. Ein Stapel aus zwölf Speicherchips bietet eine Kapazität von 36 Gigabyte und eine Bandbreite von mehr als 2,8 Terabyte pro Sekunde. Die Übertragungsgeschwindigkeit liegt bei mehr als 11 Gigabit pro Sekunde je Pin.

Das Unternehmen gibt an, dass die Energieeffizienz mehr als 20 Prozent über der von HBM3E liegt. Außerdem werden Muster einer Version mit 16 Speicherchips und einer Kapazität von 48 Gigabyte ausgeliefert. Bei kundenspezifischen Produkten sollen speicher- und logikbezogene Funktionen der Kunden im Basischip untergebracht werden. Standardprodukte bleiben ebenfalls Teil des Angebots.

Micron zufolge war das HBM-Angebot für 2026 bereits vollständig ausverkauft. Vorstandschef Sanjay Mehrotra erwartet, dass das Angebot auch 2027 und 2028 knapper bleibt als die Nachfrage. Zusätzliche Verpackungskapazitäten in Singapur sollen in der ersten Jahreshälfte 2027 einen Beitrag leisten.

Diese Lieferengpässe sind für Kunden wichtig, die KI-Systeme planen. Eine größere Speicherbandbreite kann die Systemleistung verbessern. Kunden benötigen aber auch verlässliche Lieferungen, einen überschaubaren Stromverbrauch und genügend Kapazität für ihre Arbeitslasten. Micron versucht, diese Anforderungen gemeinsam mit den Kunden in der Produktentwicklung zu berücksichtigen.

Dieselbe Roadmap reicht bis zu Smartphones, Servern und Speicherlaufwerken

Microns Pläne gehen über HBM hinaus. Das Unternehmen prognostiziert für LPDDR6 im Vergleich zu LPDDR5 eine um rund 35 Prozent bessere Energieeffizienz, mit noch größeren Verbesserungen bei bestimmten Kapazitäten. LPDDR-Speicher kommt in Mobilgeräten zum Einsatz und gewinnt wegen seines Energieverbrauchs auch in Rechenzentren an Interesse.

DDR6 soll etwa die doppelte Bandbreite von DDR5 bieten. Micron plant außerdem ein Server-RDIMM mit 1 Terabyte Kapazität. Zuvor hatte das Unternehmen ein Modul mit 512 Gigabyte vorgestellt, von dem kürzlich Muster ausgeliefert wurden. Größere Module ermöglichen es Servern, mehr Informationen im Arbeitsspeicher vorzuhalten.

Bei NAND-Flash, das gespeicherte Daten auch ohne Stromversorgung bewahrt, peilt Micron den Produktionshochlauf der Generation 11 in der zweiten Jahreshälfte 2027 an. Das Design nutzt Wafer-Bonding und mehr als 400 Schichten. Micron zufolge soll sich die Bitdichte gegenüber Generation 9 mehr als verdoppeln. Außerdem sollen die Ein- und Ausgabegeschwindigkeit um das 1,5-Fache steigen und der Energiebedarf für die Datenübertragung pro Bit um mehr als 25 Prozent sinken.

Auch der Wettbewerb aus China nimmt bei NAND zu. Zahlen von Omdia zufolge entfielen im zweiten Quartal 14,2 Prozent des globalen NAND-Markts auf Yangtze Memory Technologies, gegenüber 28,1 Prozent für Samsung. Innerhalb Chinas kam YMTC auf 38,7 Prozent und lag damit vor Samsung mit 33,4 Prozent. Bei NAND werden seit Jahren Zellen vertikal gestapelt. DRAM steht wegen seines Zellaufbaus vor einem schwierigeren Übergang.

Funktionsfähige Chips und Fertigungskosten entscheiden über den Wettbewerb

Microns Entscheidung lenkt die Entwicklungsarbeit auf die Weiterentwicklung von 6F², Verbesserungen beim Bonding und die Vorbereitung von 3D-Strukturen. Samsung, SK Hynix und CXMT investieren in die zuverlässige Umsetzung einer kleineren Zellarchitektur. Beide Wege bergen Fertigungsrisiken.

Zu den Herausforderungen bei 4F² gehören der Abstand zwischen den Kondensatoren, Leckströme, schmale elektrische Verbindungen und die Kontrolle der Ladung in vertikalen Transistoren. Beim Bonding kommt es auf eine äußerst genaue Ausrichtung an. Der wirtschaftliche Nutzen hängt davon ab, ob sich genügend funktionsfähige Speicherchips herstellen lassen, um die zusätzlichen Prozessschritte und Entwicklungskosten auszugleichen.

Anlagenhersteller müssen sich bei beiden Strategien auf neue Anforderungen einstellen. Bei der Atomlagenabscheidung werden extrem dünne Schichten auf Strukturen aufgebracht. Beim Ätzen wird Material abgetragen, um schmale und tiefe Strukturen zu formen. Beides wird wichtiger, wenn Speicherstrukturen höher und komplexer werden.

Anleger haben heftig auf die gegensätzlichen Aussichten eines knappen Angebots und einer künftigen Expansion in China reagiert. Am 16. Oktober fielen die Micron-Aktien um mehr als 3 Prozent und die von SK Hynix um mehr als 5 Prozent. Grund waren Sorgen über die Fortschritte von CXMT. Am 21. Oktober legten Samsung und SK Hynix im südkoreanischen Handel anschließend um rund 6 Prozent zu. Das zeigt, wie schnell sich die Erwartungen verschoben haben.

Für Kunden stellt sich die unmittelbarere Frage, wie viel Speicher für ihre Produkte verfügbar sein wird. KeyBanc-Analyst John Vinh prognostiziert, dass eine Verlagerung von Kapazitäten in Richtung Rechenzentren das Speicherangebot für PCs und Smartphones 2027 um 20 bis 30 Prozent verringern könnte. Seine Preisprognosen umfassen DRAM-Preissteigerungen von 15 bis 20 Prozent im vierten Quartal 2026 und einen Anstieg bei NAND um rund 20 Prozent.

Die nächsten konkreten Meilensteine sind CXMTs geplante Einführung von Serverspeicher vor Ende 2026, zusätzliche Verpackungskapazitäten von Micron Anfang 2027 sowie der Produktionshochlauf von 1-Delta und NAND der Generation 11 in der zweiten Jahreshälfte 2027. Kundenqualifizierung, die Zahl funktionsfähiger Chips und die Fertigungskosten werden zeigen, wie sich die konkurrierenden Pläne in Produkte umsetzen lassen.

Die wichtigsten Punkte

• Micron hat sich gegen 4F²-DRAM und für die Weiterentwicklung von 6F², Wafer-Bonding und die Entwicklung von 3D-DRAM entschieden.
• Die Volumenproduktion von 1-Delta-DRAM in Boise soll in der zweiten Jahreshälfte 2027 anlaufen. Micron strebt eine höhere Dichte im mittleren 20-Prozent-Bereich an.
• Samsung und SK Hynix erforschen vertikale 4F²-Transistorstrukturen sowie Wafer-Bonding und langfristig 3D-DRAM.
• CXMT will vor Ende 2026 Serverspeicher auf Basis von 4F² einführen. Angaben zur Produktionsmenge liegen nicht vor.
• Vertikales HBM würde Speicher direkt über Prozessoren platzieren, um die Bandbreite zu erhöhen. Das Wärmemanagement ist dabei eine zentrale Herausforderung.
• Micron plant aufeinanderfolgende HBM-Generationen bis 2030 und rechnet damit, dass das Speicherangebot 2027 und 2028 knapp bleibt.